Senior FPGA/ПЛИС Developer (High‑Speed / Low‑Latency)

Мы — аккредитованная IT-компания, разрабатываем high-frequency trading (HFT) платформы и высоконагруженные сетевые решения, где критически важны минимальные и детерминированные задержки (low latency). В отличие от типичных задач по оцифровке сигналов или встраиваемых систем, мы работаем на границе физических ограничений кристалла: наши разработчики проектируют конвейеры обработки данных с латентностью в наносекундном диапазоне и оптимизируют использование трансиверов Xilinx Ultrascale+ для передачи потоков 10G/25G/100G Ethernet.

Если вы привыкли считать задержки, оптимизировать placement, бороться за каждый такт и проектировать архитектуру, устойчивую к перегрузкам — мы коллеги.

Чем предстоит заниматься:

• Разработка и отладка low-latency конвейеров обработки потоковых данных на ПЛИС Xilinx Ultrascale+;

• Полный цикл работы в Vivado: от синтеза и floorplanning до закрытия временных характеристик (timing closure) на частотах, близких к предельным для кристалла;

• Отладка на реальном железе с ChipScope/ILA, включая анализ переходных процессов и синхронизации тактовых доменов;

• Реализация сетевых функций на ПЛИС: парсинг и модификация заголовков Ethernet/IP/TCP/UDP, фильтрация потоков, аппаратная поддержка протоколов точного времени;

• Интеграция и настройка высокоскоростных трансиверов (GTH/GTY) для работы с Ethernet 10G/25G/100G;

• Разработка IP-ядер цифровой обработки сигналов (DUC/DDC, CIC/FIR, CORDIC, FFT) с акцентом на минимизацию задержек и оптимальное использование DSP-блоков;

• Автоматизация сборки, тестирования и регрессионного анализа с использованием Tcl/Python.

Наши ожидания (обязательные требования):

• Опыт коммерческой разработки под ПЛИС от 6 лет, з которых последние 2–3 года — работа с Xilinx Ultrascale/Ultrascale+;

• Глубокое знание Vivado (работа с физическими ограничениями (XDC), анализ timing reports, понимание влияния P&R на задержки);

• Практический опыт отладки с ChipScope/ILA в сложных многотактных системах;

• Свободное владение Verilog/SystemVerilog (VHDL — плюс, но не замена).

• Опыт проектирования высокоскоростных интерфейсов: работа с трансиверами (GTY/GTH), знание принципов CDR, сериализации/десериализации;

• Уверенное владение Git и понимание процессов командной разработки;

• Английский язык на уровне чтения технической документации.

Что выделит вас среди других кандидатов (будет большим преимуществом):

• Опыт в low-latency разработке (HFT, аппаратные ускорители биржевых данных, обработка сетевых потоков с задержками < 1 мкс).

• Глубокий опыт в ЦОС: разработка собственных DSP-архитектур (CORDIC, FFT, DDC/DUC) с учетом разрядности, латентности и ресурсных ограничений.

• Реализация Ethernet MAC на RTL, работа с PCS/PMA, понимание стека TCP/IP, опыт разработки аппаратных парсеров пакетов.

• Опыт работы с JESD204B/C и интеграцией высокоскоростных АЦП/ЦАП.

• Написание скриптов на TCL и Python для управления сборкой, генерации тестовых окружений, анализа результатов.

• Знание C/C++ для разработки драйверов и взаимодействия с хост-системой.

Наш технологический стек: VHDL, Verilog/SystemVerilog, Xilinx Vivado, MATLAB/Simulink (HDL Coder), Xilinx Ultrascale(+), Git, ChipScope/ILA, Ethernet 10G/25G+, TCP/IP, XGMII, TCL, Python, C/C++

Мы предлагаем:

• Удаленную работу из любого региона России.

• Официальное трудоустройство по ТК РФ, полностью белая заработная плата.

• Конкурентную зарплату, обсудим детали на собеседовании, исходя из вашего опыта и экспертизы.

• ДМС после успешного прохождения испытательного срока (3 месяца).

• Сложные и интересные задачи, где ваши решения имеют непосредственное значение.

• Возможность работать над проектами, требующими сочетания экспертизы в FPGA, алгоритмах ЦОС и высокоскоростных сетях.